Статистика |
Онлайн всего: 3 Гостей: 3 Пользователей: 0 |
|
«Способ регенерации информации в озу на основе динамических БИС памяти»
Национальный исследовательский ядерный университет «МИФИ»
Факультет: «Автоматика и электроника» Кафедра: «Микро- и наноэлектроника» Предмет: «Компьютерный практикум ˗13»
«Способ регенерации информации в озу на основе динамических БИС памяти»
Группа: А4-11 Подготовил: Калтахчян Д.А. Преподаватель: доц. Лапшинский В.А.
Москва 2013 25.05.2013
Базовая схема для ОЗУ на базе динамических БИС памяти
danielK E-mail: KdanielA@yandex.ru
Аннотация В данной статье представлены основные характеристики, функции, и принципы действия арбитра асинхронных обращений. Приведены основные блок-схемы и диаграммы. Ключевые слова: ЭВМ, ОЗУ, триггеры.
Глоссарий ЭВМ – электронная вычислительная машина. ОЗУ – оперативное запоминающее устройство. БИС – большая интегральная схема. Тцв, Тцр – время цикла обращения при выработке и регенерации. Триггер – класс электронных устройств, обладающих способностью длительно находиться в одном из двух устойчивых состояний и чередовать их под воздействием внешних сигналов.
Оглавление введение. 5 1. схема арбитра 5 2. Заключение 8
Введение
Одним из путей повышения производительности ЭВМ является построение опе¬ративных запоминающих устройств (ОЗУ) на основе полу-проводниковых больших интегральных схем (БИС) памяти и реализация асинхронного взаимодействия между процессором и модулями памяти [1, 2]. Специфическая особенность ОЗУ на базе ди¬намических БИС ОЗУ - - необходимость периодической регенерации информации пу¬тем специальных обращений и последовательного перебора адресов регенерации (АР) [1]. При этом возможно случайное наложение запросов на цикл выборки во времени информации(ЗВ) и запросов на цикл регенерации информации (ЗГ) по заданному АР. Поэтому требуется введение в состав устройства управления ОЗУ (рис. 1, а) арбитра, что разрешает конфликтные ситуации и определяет очередность выполнения запросов [1, 3].
Схема арбитра
Схема арбитра должна: обладать повышенным быстродействием, так как время разрешения конфликтных ситуаций (tA) увеличивает время цикла обращения при выборке или регенерации (Тцв и ТЦР); надежно функционировать (в противном случае возможны ошибки в выполнении операций, нарушение синхронизации рабо¬ты ОЗУ, потеря хранимой информации и т. д.); иметь возможность реализации на минимальном количестве ИС и с минимальным потреблением мощности. На рис. 1, б представлена блок-схема арбитра, удовлетворяющая указанным тре-бованиям. В состав блок-схемы входят тактируемые по переднему фронту импульса Д-триггеры фиксации ЗР и ЗВ (Д1 и Д2), фиксации признаков цикла (ПЦ) и регене¬рации (ПР) (ДЗ и Д4) и комбинационной схемы (КС). Триггеры Д1 и Д2 служат для запоминания на требуемый промежуток времени ЗВ и ЗР (до момента окончания цикла). Триггер ДЗ используется для выработки сигнала состояния «занятости» ОЗУ при (Выполнении цикла и блокировки внешних сигналов ЗР и ЗВ. Установка ДЗ в исходное состояние происходит сигналом сброса (СБР), который означает окон¬чание цикла обращения к ОЗУ, Для определения вида запроса (ЗВ либо ЗР) служит Д4, который вырабатывает сигнал признака регенерации (ПР). И наконец, комбина¬ционная схема необходима для генерации сигнала начала цикла обращения (НЦ), который запускает схемы формирования временной диаграммы БИС ОЗУ, сигнала анализа (А) вида запроса, сигнала подтверждения начала цикла или квитирования (ОТВ) и сигналов установки триггеров Д1, Д2, Д4 в исходное состояние,
Рис.1.Блок-схемы устройства управления ОЗУ а и арбитра б: 1 – счетчик регенерируемых адресов; 2 – мультиплексор; 3 – таймер; 4 – арбитр
Рис.2. Временные диаграммы функционирования арбитра при выполнении цикла выборки информации (а), цикла регенерации информации (б) без наложения запросов и при наложении (в и г)
Таким образом, схема арбитра - асинхронный последовательный автомат Мюл¬лера [4] с элементами памяти (ДЗ, Д4) в цепи обратной связи (см. рис. 2). Следует отметить, что при наложении ЗВ и ЗР время максимального цикла обращения 〖Тцв〗_(макс )возрастает (рис. 2, в, г): t_А+Tцв ≤〖Тцв〗_макс≤t_А+Tцв+Тцр Для повышения быстродействия ОЗУ при наложении ЗВ и ЗР необходимо предусмот¬реть запуск очередного цикла обращения непосредственно по заднему фронту сиг¬нала окончания предыдущего цикла, т.е. по сигналу ПЦ (рис. 2, в, г).
Заключение
Предлагаемый способ позволяет реализовать арбитр с высоким быстродействием, так как величина времени tA определяется задержкой переключения триггера Д1 (Д2) и задержкой в КС и составляет в зависимости от применяемой для построения арбитра серии микросхем tA≈50÷100 нc. Поскольку Тцр и Тцв≈ЗОО÷700 не [1], то может быть спроектировано ОЗУ с минимальным циклом обращения Тцв _макс ≈0,5— 1 мкс. Аппаратурные затраты для построения арбитра составят 8-5-10 корпусов И С малой степени интеграции, а потребляемая мощность при использовании, например, ТТЛ-схем 133 серии - РА≈200 мВт.
Литература 1. Алексенко А. Г., Лапшинский В. А. Современное состояние, особенности проектирования и перспективы развития сверхбольших ИС памяти (емкостью более 4 кбит). Зарубежная радиоэлектроника, 1979, № 2, с. 16—46. Соучек В. Микропроцессоры и микро-ЭВМ. М.: Сов. Радио, 1979, с. 154. Белов В. А. О схеме регенерации динамического полупроводникового ЗУ с произвольной выборкой, в кн.: Технические средства мини-ЭВМ. М.: ИНЭУМ, 1977, вып. 61, с. 62-65. 4. Ангер С. Асинхронные последовательностные схемы. М.: Наука, 1977, с. 35.
В данной статье представлены основные характеристики, функции, и принципы действия арбитра асинхронных обращений. Приведены основ-ные блок-схемы и диаграммы. Ключевые слова: ЭВМ, ОЗУ, триггеры.
Источник: http://www.valinfo.ru |
Категория: Конспекты (курсы КП и ПК) | Добавил: daniel (30.05.2013)
| Автор: Калтахчян.Д.
|
Просмотров: 906
| Рейтинг: 0.0/0 |
Добавлять комментарии могут только зарегистрированные пользователи. [ Регистрация | Вход ]
|
|