Олимпиада "Наноэлектроника"
Неофициальный сайт

Меню сайта
Категории раздела
Наш опрос
Оцените сайт олимпиады
Всего ответов: 122
Статистика

Онлайн всего: 1
Гостей: 1
Пользователей: 0
Главная » Статьи » Компьютерный практикум и ИТ (МИФИ) » Конспекты (курсы КП и ПК)

Оценка возможностей реализации самотестируемых БИС памяти с самопроверяемыми схемами электронного обрамления
Национальный исследовательский ядерный университет «МИФИ»

Факультет: «Автоматика и электроника»
Кафедра: «Микро- и наноэлектроника»
Предмет: «Компьютерный практикум ˗13»

Конспект по теме
Оценка возможностей реализации самотестируемых БИС памяти с самопроверяемыми схемами электронного обрамления


Группа: А4-11
Подготовил: Анцупов Е.Н.
Преподаватель: доц. Лапшинский В.А.

Дата: 02.05.2013
2013



Antsupov
E-mail: grandmaster708@rambler.ru

Глоссарий

Большая интегральная схема - интегральная схема с высокой степенью интеграции (число элементов в ней достигает 10000), используется в электронной аппаратуре как функционально законченный узел устройств вычислительной техники, автоматики, измерительной техники и др.
Элементы памяти - устройства для записи, хранения и воспроизведения информации. В качестве носителя информации может выступать физический сигнал, распространяющийся в среде, или сама среда; при этом ин-формация задаётся в виде параметров сигнала или параметров состояния среды соответственно.
Дешифратор - устройство для автоматизации, расшифровки (декодирования) сообщения и перевода содержащейся в нём информации на язык воспринимающей системы.


Сокращения

СДш – самопроверяемый дешифратор;
БИС – большая интегральная схема;
ЭП – элемент памяти.

Термины

Самотестируемые БИС памяти
Матрица
Мультиплексор

Оглавление

Введение.........................................................................5
Особенности проектирования самотестируемых БИС........6-8
Оценка эффективности самотестируемых БИС...............8-10
Заключение....................................................................11
Литература......................................................................12

Аннотация


Данный конспект поможет Вам изучить большие интегральные схемы, понять и вникнуть в проблему их тестирования и проверки. Не важно новичок Вы или уже знаете некоторую информацию о БИС – эта статья доступна любому кругу читателей. В конспекте содержаться основные термины, которые должен знать каждый, кто заинтересован в изучении интегральных схем. Таблицы помогут представить более полную картину об этой сфере знания.

Введение


Самоконтроль или внутренний контроль правильности функционирования БИС памяти с помощью встроенных на кристалл аппаратных средств можно осуществить двумя способами: во-первых, используя специальный генера-тор теста (ГТ) и блоки для сравнения выходной информации с эталонной и фиксации отказов БИС, при этом реализуется так называемый режим самотестирования БИС памяти, когда внешние обращения по выборке информации из устройства запрещены; во-вторых, проектируя БС памяти с самопроверяемыми схемами электронного обрамления, что позволяет проверять правильность функционирования БИС памяти непосредственно при выборке информации. Существует хорошо разработанная теория проектирования самопроверяемых дискретных устройств. Однако эта теория не учитывает специфики интегрального исполнения и организации цифровых БИС, например БИС памяти. Поэтому представляет интерес исследование возможно-стей использования самопроверяемых схем электронного обрамления в БИС памяти, а так же сочетания подобных схем с функциональной возможностью самотестирования [2].

Особенности проектирования самотестируемых БИС памяти и самопроверяемых схем электронного обрамления


Типовая структурная схема БИС памяти содержит матрицу элементов памяти (ЭП) 8 и схемы непосредственного электронного обрамления: блоки адресных 4 и разрядных 16 буферных схем; адресный 6, разрядный 15 де-шифраторы адреса; блок ввода и выборки кристалла (ВК) 1; блок вывода 9; блок адресных формирователей 7; блок разрядных формирователей-предусилителей 10 (рис. 1). В современных БИС памяти часто используют двухступенчатую схему дешифратора и совмещают первую ступень с буферными схемами, а вторую – с формирователями. Кроме того, из-за определенных технологических и схемотехнических ограничений матрицу ЭП разбивают на секции.
Обнаружение неисправностей в схемах непосредственного электронного обрамления, кроме дешифраторов адреса с совмещенными ступенями, лег-ко осуществляется с помощью простейших тестов типа Nис, где Nис – информационная емкость БИС памяти. Бис памяти с неисправностью какой-либо из соответствующих схем непосредственного электронного обрамления является полностью негодной. Для контроля дешифраторов адреса и эффективного контроля ЭП необходимо использовать тесты типа N3/2ис, N2ис. Однако внутреннее тестирования с помощью тестов такого типа требует значительных затрат площади кристалла БИС и времени на полную проверку [2].



Рис. 1. Структура памяти с самоконтролем: А – адрес; ЗП/СЧ – управление записью - считыванием


Также схема БИС содержит: 2 - ГТ; 3 – мультиплексор; 5,14 – СДш; 11 – блок схем сравнения; 12 – элемент ИЛИ; 13 – выходной триггер (рис. 1). При этом необходимы два дополнительных вывода корпуса БИС: «Самоконтроль» (СК) для инициализации тестирования и «Результат контроля» (РК) для отбраковки БИС памяти.
СДш могут быть спроектированы следующими способами:
1) с помощью общей методики синтеза схем самопроверки для комбинационных устройств;
2) применением упрощенной методики синтеза схем самопроверки для комбинационных устройств;
3) с использованием шифратора, присоединенного к выходам дешифратора;
4) с использованием шифрации выходных сигналов дешифратора в контрольный код, который затем сравнивается с контрольным кодом адреса;
5) с записью адреса в накопитель, при этом в ячейку памяти накопителя записывается информационное слово и адрес этой ячей-ки;
6) с записью в накопитель контрольного кода адреса.

На рис. 2 приведены возможные варианты использования СДш для матриц ЭП. На варианте рис. 2, а дешифратор может быть как секционирован, так и несекционирован, в вариантах б – г дешифратор секционирован [2].



Рис. 2.Варианты использования СДш:
1 – дешифратор второй ступени; 2 – дешифратор первой ступени;
3 – СДш; 4 – элемент ИЛИ; 5 – мультиплесор

Оценка эффективности самотестируемых БИС памяти с самопроверяемыми схемами обрамления


При оценках аппаратурных затрат на реализацию СДш предполагалось, что размер секции в матрице ЭП составляет 256×256=64 кбит. Результаты оценок показывают (табл. 1), что по аппаратурным затратам наилучшими являются способы 2 - 4. СДш, спроектированная по способу 4, имеет ограниченные возможности. По аппаратурным затратам и достоверности проверки целесообразно реализовать СДш по способу 3 [1].
Аппаратурные затраты на самопроверку дешифратора адреса могут быть снижены за счет применения вариантов в, г (рис. 2). Это достигается путем уменьшения размеров секции в матрице ЭП до 128×64=8 кбит и менее. Лучше использовать вариант г.

Таблица 1. Оценка способов построения СДш




Результаты теоретических оценок показывают (табл. 3), что по времени контроля, аппаратурным затратам и удельной энергии на проверку одного ЭПболее целесообразно применять вариант 2. Использование этого вариан-та наиболее эффективно для статистических БИС памяти свыше 64 кбит. Необходимо иметь ввиду, что время контроля в этом варианте уменьшается пропорционально емкости БИС памяти из-за более простого теста; в БИС на основе варианта 2, по сравнению с типовыми БИС памяти, время выборки увеличивается столь же незначительно, как и в самотестируемых БИС памяти (т. е. на основе варианта 1) [1].

Таблица 3. Сравнительная оценка БИС памяти с самоконтролем на основе вариантов 1. 2




Заключение


Полученные результаты показывают, что можно повысить эффективность контроля БИС памяти с помощью нового структурного метода, заключающегося в сочетании самотестирования БИС памяти на основе простейших тестов типа Nис с самопроверкой дешифраторов адреса. При этом избыточность предложенных вариантов организации БИС памяти по площади кристалла и потребляемой мощности не превышает 15 и 46% соответственно. Данный метод функционального самоконтроля БИС памяти рекомендуется использовать при проектировании устройств с информационной емкостью не менее 64 кбит.
Проведенный в работе анализ эффективности самотестируемых БИС па-мяти с самопроверяемыми схемами дешифраторов адреса показывает, что наиболее целесообразно применять СДш, построенную на основе шифратора, и дешифраторы второй ступени с числом выходов 128 и менее – независимо от того, секционирована матрица ЭП или нет. Совместное использование простых тестов типа Nис и СДш позволяет, по сравнению с применением сложных, существенно сократить аппаратурные, временные и энергетические затраты на самоконтроль БИС памяти емкостью 64 – 1024 кбит.

Литература


1. «Встроенный контроль как метод ускоренной проверки БИС ОЗУ. А. С. Березин, С. Е. Галкин, В. А. Лапшинский, Е. М. Онищенко» - Элек-тронная техника. [1]
2. Лапшинский В. А. «Особенности структурно-логической организации процессорно-ориентированных сверх-БИС памяти» – Микроэлектро-ника. [2]
3. http://www.ord.com.ru/files/book3/p21.html - Организация БИС
4. http://www.5byte.ru/10/0021.php - Процессор и оперативная память

Источник: http://Электронная техника. Сер. Микроэлектроника. Вып. 3(115). 1985 г.
Категория: Конспекты (курсы КП и ПК) | Добавил: Antsupov (04.06.2013) | Автор: Анцупов Е. Н.
Просмотров: 651 | Теги: матрица, самотестирование, БИС, память, Дешифратор, самопроверка, мультиплексор | Рейтинг: 0.0/0
Всего комментариев: 0
Добавлять комментарии могут только зарегистрированные пользователи.
[ Регистрация | Вход ]
Форма входа
Поиск
Друзья сайта